VHDLLek1.pdf

Вступ. Хід проектування схем з VHDL. Проектування великих обчислювальних пристроїв (ОП) – За допомогою VHDL простіше і швидше ввести і перевірити проект. Проект на VHDL – об’єднання структури ОП і алгоритма його функціонування, одночасний опис ОП в статиці і динаміці. Проект на VHDL - самодокументований, тобто не потребує додаткового опису людською мовою і у вигляді схем. VHDL або схеми? Висока надійність проекту - Синтаксичний аналіз, моделювання і компіляція в логічну схему швидко виявляють помилки проекту. Проект на VHDL - універсальний проект, портативний проект, довгоживучий проект. VHDL - універсальний засіб опису ОП на рівнях: алгоритмічному, структурному, регістрових передач (RTL) і потоків данних, логічному, аналогових схем. САПР з VHDL? Гнучкість - проект, описаний на VHDL, може бути легко налаштований під конкретні завдання споживача. Універсальна мова - VHDL - загальноприйнята мова для всіх основних виробників FPGA/CPLD/ASIC як стандартна мова для завдання складних проектів.